11月13日，TSMC China OIP Ecosystem Forum 在北京无际召开，晟联科行为TSMC挫折IP协作伙伴，亮相生态系统探讨会现场。在展台上，晟联科展出了高速接口IP组合决议，重心展示了历程硅考据的16G UCIe IP处置决议，该决议邻接至示波器，展现出优异的眼图，性能超出预期，劝诱了现场不雅众的立足。

16G UCIe IP 处置决议，这是一款面向高性能料到、数据中心、CPU、Accelerator等运用场景的低功耗、低延伸芯粒间（Die-to-Die）互联的多速度UCIe IP。

▲晟联科16G UCIe 6颗粒互联已毕

晟联科16G UCIe 严格遵命UCIe 1.1/2.0 圭臬治安，提供丰富测试和监控功能，包括Debug测试、CP/FT测试、不实注入、及时眼图扫描、多种Loopback步地。接管APB/I2C/JTAG的戒指看望端口，可成立为单模块，双模块或四模块，此外还搭救x2 Stack以进一步提高边际带宽密度。

▲ 16G UCIe 优异的眼图展示

晟联科16条通谈的RX 2D眼图充足翻开

· 低延时（ FDI-to-FDI ），故意于延伸明锐型的运用场景

· 超低功耗，便于芯片全体功耗优化

· 契约层搭救CXS/AXI/CHI，冒失已毕无缝的片上网罗（NoC）集成

· 搭救圭臬封装和先进封装

· 三维去偏移单位提供了2个UI的扫描鸿沟，提高系统集成的纯真性

· 搭救CRC/Retry 机制的D2D适配层，提供了具有不实处理机制的低延伸数据旅途，可已毕1e-27的比特误码率（BER）

· 纯真搭救东西向和南北向的策画布局，便于芯片的全体系统集成策画

· 提供高度纯简直成立步地，搭救单模块，双模块或四模块成立，永诀已毕具有 x16、x32或x64成立，此外再聚会x2 Stack功能可已毕边际带宽密度的翻倍提高

▲ 不雅众对16G UCIe 推崇出浓烈好奇艳羡

除了16G UCIe IP决议的展示外，晟联科还在展台现场展出32G UCIe，112G SerDes及PCIe 6.0，与协作伙伴和现场客户共同探讨高速接口IP在数据中心、高性能料到、Accelerator、CPU等运用场景的将来发展趋势和处置决议。

超长传输距离：高插入损耗信谈下优异的BER性能

纯真可配：不同距离下已毕最优的功耗和延伸

可靠性：优秀的pre和post-FEC误码率，历程多代硅考据

从铜缆到光纤：搭救IEEE802.3bj/cd/ck、InfiniBand EDR、OIF CEI-112G-LR/MR/XSR

长距离：高插入损耗信谈下可靠的传输

优异性能：低功耗，低延时，面积小

可靠性：PAM4 DSP PHY时代历经十多年时代架构演进，保险PCIe 6.0 IP的高可靠性

PIPE v6.1：搭救PIPE v6.1，与PCIe controller、CXL戒指器兼容

这次干涉TSMC China OIP生态系统论坛开yun体育网，晟联科不仅带来了最新的高速接口IP决议，更是向行业伙伴展示行为向上者的先进时代实力。期待与来自各人的协作伙伴、行业巨匠长远一样，为客户提供高效褂讪、低功耗、高带宽的高速接口IP决议，联袂鼓动高速IP决议迈上新的台阶。